pid控制的verilog程序问题

CTT · 发表于 2010-6-28 08:14:07

积分分离的方法：在开始时不进行积分，直至偏差达到一定之后才进行积分。即人为设定一阀值r >0。当∣e(k)∣>r 时，也即偏差 
 
值比较大时，采用PD控制，封闭积分作用。当∣e(k)∣≤r 时，也即偏差值∣e(k)∣比较小时采用PID控制，启用积分作用。 
PID控制 
U( k) = U( k - 1) + ( KP + KI + KD ) E( k) +( - KP - 2 KD) E( k - 1) + KD E( k - 2) 
 
问题1: kp=1.1, ki=0.0286, kd=10.2是小数应该如何处理？ 
问题2：为何即使将kp、 ki 、kd都改成整数，综合还是不能通过？ 
问题3：为何综合时RTL原理图看不到CLK1端口和pcur端口，两个时钟应该如何处理？ 
问题4：AD采样20us一次，AD转换完毕后，PID控制部分开始计算，时钟为约20ns，计算完毕后将结果传给DA进行数模转换，以控制直流电机。两个不同的时钟，我应该采用握手方式，还是采用FIFO方式合适呢？

interi · 发表于 2010-6-28 09:21:17

最好不要对同一时钟进行上下沿采样，这样综合肯定要出问题的！！

VVIC · 发表于 2010-6-28 09:29:54

不错。可以好好看看

lzwwzl250 · 发表于 2012-5-14 14:57:14

我也正在做这个课题，诚恳想你请教

ywlds · 发表于 2013-3-8 22:44:14

我也在学这个求跟进

ywlds · 发表于 2013-3-9 00:17:14

回复 10# HDL

最后这个通过测试了吗，我也在学习这方面的求跟进

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pid控制的verilog程序问题

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