集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 1580|回复: 1

关于tesetbench中CLK上升沿采的信号的问题

[复制链接]
four0clock 发表于 2010-7-7 23:24:06 | 显示全部楼层 |阅读模式
用modelsim仿真的时候,由于我将信号的跳变与CLK同步变化了,CLK总是采不到上升沿前一时刻对应的信号值,总是采到变化后的信号值。
testbench语言跟网上的样例都一样,是需要设置什么吗?
Sunlife 发表于 2015-5-14 10:08:47 | 显示全部楼层
   tb文件是一定要的
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-5-6 22:01 , Processed in 0.057304 second(s), 19 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表