究竟是选VHDL还是verilog？

       一直纠结是选择VHDL，还是选verilog，现在的工作中这两者都多少用得到，感觉很头痛。verilog，相比VHDL更加灵活，具有C语言风格，学习起来比较容易。但是代码比较乱（自我感觉）。VHDL的话，比较难学，但功能强大。。。以上只是自己的一知半解，欢迎大家吐槽啊，我也学习学习。