求求求，各位FPGA高手来救命

各位牛人谁能帮帮我，我在设计的时候出现这样奇怪的问题，

在调试程序时，更改了几个verilog 文件，重新编译后RTL视图和 Technology Map Viewer 视图不一样且相差很大，
通过Quartus II启动Modelsim进行功能仿真结果基本正确，下载到开发板就不正确，
发现编译报告中资源消耗的不对，本应该占5000左右的逻辑单元最后只有200多，
看我的设计结构里底层的设计都加入进去了，可是却没有占用资源，
看RTL视图时得到的是我想要的设计，
Technology Map Viewer时完全不一样，出现了莫名其妙的输出，又反馈给了本来没有输入的模块，而且模块少了许多。
谁知道是什么原因啊，从没遇见过，谁能帮我分析下



软件环境 Quartus II 9.0，

另外问下如何初始化  Quartus II 9.0  软件设置 ，就是恢复到第一次安装软件时的设置，不重装系统

应该是你的某段逻辑导致大量的模块输出结果是理论上就不会变化，或者根本没有用到。

逻辑没有实质性的真正产生输入输出,被综合器优化了