程序中的除法

用verilog写的程序，中间要用到除法，请问这个除法的结果如果不是整数该怎么用到下一级？是只用整数部分还是连小数部分一起用？谢谢各位啊！

晕 FPGA除法得到的结果是一些寄存器值，你只要截取相应的段就可以载入到下次运算中了，硬件本生是没有整数和小数的概念 最多分高低位。你算到的数放到寄存器里，后面的计算的精度只和你打的寄存器的位数，以及你给这次计算的得到的值的寄存器位数有关。FPGA和C等语言的思考方式是不一样的。FPGA和通用处理器（MCU，ARM）是不一样的。一种是靠缓冲门和关联表做成的硬件，一种是靠机器码打开关做成的硬件。要转变思维。

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网速太慢了，多点了几次，不要认为是刷屏，我用的是Altera的FPGA 没听过调用内置除法器，可能Altera的没有。用的是移位相减 做除法运算， 不知道用的什么方法做除法。