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verilog计数分频遇到的问题

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核电厂老板 发表于 2013-5-23 17:01:18 | 显示全部楼层 |阅读模式
verilog给50MHz的时钟编写计数分频程序，还有一个外接的脉冲信号充当“开关”的作用，如何编写程序，让其在检测到脉冲信号上升沿的时刻开始进行计数分频？谢谢！
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至芯兴洪 发表于 2013-5-23 20:34:49 | 显示全部楼层
是要代码还是方案啊
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