成功解决FPGA设计时序问题的三大要点

老怪甲 · 发表于 2010-4-12 13:31:10

本帖最后由 fpgaw 于 2011-5-22 09:42 编辑

成功解决FPGA设计时序问题的三大要点

1. 必要的时钟偏移及数据采集的时序空余；
2. 创建和控制时序空余；
3. 确保信号完整性

IPO · 发表于 2011-7-13 21:57:22

1. 必要的时钟偏移及数据采集的时序空余；
2. 创建和控制时序空余；
3. 确保信号完整性

guyibeijing · 发表于 2012-2-27 22:29:56

不懂，净瞎说

dbx12358 · 发表于 2012-3-14 18:18:17

能细说说就好了。

guyibeijing · 发表于 2012-4-12 21:30:19

且，有种把要点说明白，别以为自己高深莫测就随便写写就了不起啦，不带这么糊弄人的

guyibeijing · 发表于 2012-4-12 21:30:41

要写就写明白，不写就别写，真是的

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