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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 是不是只要planahead列出来的路径时序满足了就行？
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是不是只要planahead列出来的路径时序满足了就行？

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羽蒙 发表于 2014-3-22 14:00:19 | 显示全部楼层 |阅读模式
用planahead看时序约束分析结果的时候，寄存器之间路径有很多，是不是只要planahead列出来的路径时序满足了就行？
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