Iserdes的时钟使能信号CE1CE2能否作为输入输出的时序控制

       本人现在正在开发 fpga virtex6的lvds高速接口，涉及到具体的高速串并转换以及并串转换模块，经过网上调研，决定使用v6中自带的OSERDES以及ISERDES原语模块。
       其中，我先研究了Iserdes，我想通过控制Iserdes的CE1和CE2来控制串并转换的时序状态，也就是从输入的串行码流中决定从哪位开始做串并转换以及从什么时间输出串并转换的结果。
       经过我在不同时钟速率下的仿真验证，我发现了CE1和CE2和输入输出具有一定的时序关系规律，但是却无法解释，这是其一。其二，但是通过时序仿真，我发现在不同的时钟速率下的时序关系规律和前仿的规律有所不同，具体就是在CE1和CE2的状态相同的条件下，ISERDES采样进行串并转换的起始位置和前仿的结果是不同的，而且不同的时钟速率之间的起始位置也是不同的，而输出延迟的时钟周期数也是彼此不同的。
      
       因此，我想问，通过控制Iserdes使能信号CE1和CE2来控制其输入输出的时序状态是否可行。不知道有没有人也曾做过这方面的研究，非常想请教一下。谢谢！