刚接触 请教个问题 VHDL编好后如何和硬件联系起来

管脚约束是根据什么来的

首先你选用的是哪家半导体厂商的器件；比如，你使用的是altera 核心器件cyclone iii,那么你就要使用quartus的自带逻辑分析仪进行逻辑观察，时钟时序，管脚约束；

客观来讲就是：
管脚约束是CPLD/FPGA的基础之一；
管脚约束主要有三种方式：
一是采用各家公司的集成开发环境来实现管脚约束；
二是设计专门的管脚约束文件；
三是采用注释的方式在代码中自动锁定；