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memory方面的应用,为什么老是编译过不了?

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lj000001 发表于 2014-6-15 18:10:46 | 显示全部楼层 |阅读模式
   我想用memory 存储器中的任意相邻的两个单元的值相加赋给某个信号量,部分程序如下:

    for i in 0 to 65535 loop
             temp<=data1(i-1)+data(i);  此句老是编译报错!意思是括号里不能有-1之类的。


       temp 为signal 类型的std_logic_vector(7 downto 0)
            data1为memory类型

     请高手帮忙,不胜感激!
王建飞 发表于 2014-6-16 10:45:29 | 显示全部楼层
我写代码,表示位的时候,用的是方括号[],比如d[1]、d[2]、d[i],verilog是这么用的
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