Xilinx：用创新架构引爆FPGA性能潜力

在FPGA系统设计中，要达到性能最大化就需要平衡具有混合性能效率的元器件，这其中包括逻辑构造(fabric)、片上存储器、DSP和I/O带宽。事实上，自从上世纪80年代中期第一颗FPGA问世以来，大多数FPGA的逻辑构造一直是基于相同的基本四输入查找表(4-LUT)架构。

　　而直到赛灵思公司推出Virtex-5家族之后，ExpressFabric架构应运而生，传统架构开始发生改变。赛灵思公司市场经理Adrian Cosoroaba 介绍说：“Xilinx Virtex-5家族是第一个提供完全独立输入(不共享)的真正6输入LUT(6-LUT)构造的FPGA平台。”这款平台在不久前获得了EDN China创新奖优秀产品奖。

　　随着工艺技术的进步，互连时间延迟能占关键路径延迟的50%以上。“赛灵思已经为Virtex-5 FPGA开发了新的互连模式，通过较少的跳跃(hops)到达更多的地方来增强性能。新的模式增加了两到三跳之内可以到达的逻辑互连的数量。” Adrian Cosoroaba 介绍说，“此外，更为有序的路由模式使Xilinx ISE软件更容易找到最优化的路由。所有互连功能对FPGA设计工程师都是透明的，但是，将转变为更高的整体性能和更容易设计的可路由性。本质上，Virtex-5模式根据距离提供快速可预测的路由。”

　　多路选择器(MUX)就是清楚地说明ExpressFabric技术好处的例子之一。通过把新的6-LUT构造与进位链、专用多路选择器和触发器(与把这些单元连接起来的独特方法)这样的特殊功能相结合，Xilinx创造了非常卓越的性能和实现逻辑及算术功能的效率。

　　据介绍，在Virtex-4架构中实现一个4:1 MUX需要两个4输入LUT和一个MUXF模块；同样的4:1 MUX现在可以在Virtex-5器件中用一个LUT来实现。类似地，在Virtex-4架构中实现一个8:1 MUX需要四个LUT和三个MUXF模块；而新的Virtex-5架构仅仅需要两个6-LUT，因此，Virtex-5架构与以往架构相比，性能更高且逻辑利用更佳。

　　“改进的具有6-LUT架构的逻辑构造和互连结构所带来的性能提升具有重大价值，但是，这仅仅是开端。” Adrian Cosoroaba对6-LUT显然充满信心。

　　事实上，许多应用所需的片上RAM要超出基于LUT的RAM提供的范围。利用增强的Virtex-5模块RAM，开发者可以实现更高的片上存储器性能。65nm工艺使Virtex-5模块RAM的时钟速度获得了10%的提升，达到550MHz。然而，为了实现目前大多应用所渴望的性能，Xilinx认为模块RAM需要的不仅仅是速度更快，而是需要规模更大——Virtex-5模块RAM 的规模已经加倍到36 kB。

　　此外，作为一种针对高性能DSP应用的可行解决方案，FPGA的认知度日益增加是理所当然的。无论作为一种协处理器或一种针对更为苛刻应用要求的单机解决方案，FPGA都试图提供最佳的性能、功率和成本组合。

　　最后，为了进一步评估由Virtex-5 FPGA逻辑构造所提供的性能改进，赛灵思利用ISE软件实现了一组客户设计——这些设计完全采用VHDL或Verilog编写。据介绍，在ISE软件中的实现是把布局和路由努力设置到“high”来完成的，而时钟被以5%的增量反复增加，直到该设计不能满足设计约束。这样做的结果是，与利用Virtex-4 FPGA实现的设计相比，平均性能提高了30%。“我们利用库组件或综合参考的直接调用方法实现了一些像存储器和FIFO那样的特殊设计单元，但是许多是利用由CORE Generator软件生成的EDIF模块实现的。” Adrian Cosoroaba 介绍说。