基于fpga的实时数字信号处理的外文翻译

基于FPGA系统的数字信号处理适用性评估
罗素J.彼得森和布拉德L。哈钦斯
杨伯翰大学，电气和计算机工程系，459，
普罗沃84602，美国
摘要：FPGA已经提出了高性能DSP处理机的替代品。本文定量比较了FPGA对DSP处理
机和ASIC的实际应用以及现有的CAD工具和设备的性能。性能的措施是根据实际乘数
与FPGA，信号处理器和专用集成电路。这项研究表明，在许多情况下，FPGA
可以提供一个比DSP处理器更好的性能，并且可以接近或超过ASIC的性能水
平。
一 引言
为了满足DSP系统强加的密集计算和I / O需求。许多定制的数字硬件系统利用ASIC的设
计和内置。自定义硬件解决方案是必要的，因为其他方法，如基于微处理器的系统性能低，
但有僵化和开发成本高的缺点。DSP处理器试图克服定制硬件的僵化和开发成本。DSP处
理器通过软件指令译码和执行提供灵活性，同时提供高性能算术组件，如快速的阵列乘法器
和多个存储器增加数据吞吐量。由于其有能力实现自定义的硬件解决方案，FPGA最近也产
生了用于实现数字信号处理系统的兴趣，同时，通过重新编程装置的使用来保持其灵活性
[2]。利用FPGA是希望在不牺牲系统灵活性的前提下，DSP处理器的性能可以得到显着的
改善。本文试图以FPGA的量化能力来提供一个超过DSP数字信号处理领域处理器的可接
受的性能改善。
1.将刊登在第五届国际研讨会上现场可编程逻辑和应用，牛津，英格兰，1995年8月。
2.这项工作是根据合同编号DABT63- 94- C -0085支持的ARPA/集体安全条约组织
根据国家半导体公司的一个子合同。
二乘法和数字信号处理
一个数字信号处理算法的核心运作是乘法。通常情况下，一个DSP系统的计算性能是受到
乘法运算性能限制的，因此必须最大化系统的乘法速度。基于ASIC和DSP处理器的硬件
系统，通过使用快速并行阵列乘法器的最大限度地乘法的性能单独或并行。FPGA还能够实
现单独或并行乘法器根据应用的需求。因此，为了解FPGA的性能相对于ASIC和DSP处
理器的FPGA乘法替代品，其性能相对自定义乘数解决方案的比较是必要的。本节介绍的
多个基本实现的替代品，其性能就是在FPGA上实现的。
2.1乘法器架构的替代品
在实施硬件乘法器，有两个基本的选择可用。倍增器可以实现完全的并行阵列乘法器作为一
个完全的位串行乘法器如图1所示。完全平行的做法的好处是，在更快的乘法速度下，结果
一般立刻产生。一个并行乘法器的繁殖速度，仅仅是组合逻辑的延时。然而，并行乘法器，
也需要大量的面积来实现。另一方面位串行乘法器一般只需要1/Nth面积的等效并行乘法器，
但需要2N位的时间来计算整个结果（N是数位乘法器精度）。这往往导致人们相信 位串行
的方式只有2N倍，比同等并行乘法器速度较慢，但事实并非如此。由于减小尺寸和乘法器
的传播路径，乘数位次持续时间非常短的（同步位串行乘法器时钟周期）。在一个位串行乘
法器实现这个结果，约相当于平均并行乘法器的乘法速度在某些情况下，甚至超过并行乘法
器的性能。
2.2 FPGA的乘法结果
表1列出了三个不同的FPGA实施的几个乘法器的性能。所用的FPGA是一个Xilinx4010，
一个Altera的Flex800081188，松下半导体CLAy31。前两个FPGA的特点是中粒结构, 并且