QuartusII编译与仿真之warning大解析 11

24.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因：这个时因为你的波形仿真文件（ vector source file ）中并没有把所有的输入信号(input pin)加进去， 对于每一个输入都需要有激励源的

25 Warning:Output pins are stuck at VCC or GND
如果正是希望某些输出被固定置高电平或低电平或者无所谓，就不用管它，否则请检查代码。这样的输出其实没有什么意义.
26.Warning (10208): honored full_case synthesis attribute - differences between design synthesis and simulation may occur。
/* synopsys full_case */; D2 g/ w& N6 S* p6 T; W! C/ `8 M
意思就是：, }# Q# _) p) U' @, ]/ ~; b
告诉合成软件你的case几乎是full case，你（designer）可以保证没有列出的case分支是永远也不会发生的。8 r0 a! o- T! h8 l+ O. {
目的：告诉合成软体不用去考虑没有列出的case分支，便于化简。
限制：当然只有synopsys 的合成软体可以看懂了！所以不建议用，最好还是用default。
缺点：前后仿真不一致，综合的结果和期望的不一致。
27：Warning: No exact pin location assignment(s) for 16 pins of 16 total pins
定义的管脚没有和外部的管脚连接.
28：Warning: Ignored locations or region assignments to the following nodes
Warning: Node "78ledcom[4]" is assigned to location or region, but does not exist in design
         设计中没提到"78ledcom[4]" ，而分配了管脚给它。
说明：有时候运行了TCL脚本文件后需要修改，修改后有一些先前分配的管脚不需要了，如果没有delete，则会出现此提示。
解决办法：assignments->pins，把不用的管脚删除即可（TCL脚本文件里的多余管脚分配语句最好也一起delete）。
PS:到此为止，有错误或警告时按F1查看帮组即可，笨！！！

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