modelsim 调用verilog IP核 没有结果

各位大神 大家好 我现在刚学习Veriolg 遇到一个问题   我的程序如下

module work6(clk,add_sub,a,b,result);

input clk;
input add_sub;
input[7:0] a;
input[7:0] b;
//input[7:0] a;
//input[7:0] b;
output[7:0] result;
wire[7:0] result;

//always @(posedge clk)                                               
//  begin
//    result<=a+b;
//  end


add_sub add_sub_ceshi(
        .add_sub(add_sub),
        .clock(clk),
        .dataa(a),
        .datab(b),
        .result(result));

endmodule

我主要的目的调用验证加法器 lpm_add_sub加法器的IP核 ，IP核的调用使用Quartus里面的 Tools---MegaWizard Plug In Manage 中生成的，我现在的问题是我在Quartus里面编译没错，在Modelsim里面编译也没错，但是我在测试的时候，result一直没有结果 这是为什么？谢谢各位大神。楼主的赐教不胜感激！

坐等~~~~~~~~~大神快出现吧

没人理我啊 万能的版主 你能出来不

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