用FPGA分频问题请教

前提：用FPGA做分频。
条件：输入时钟是20Mhz。根据输入指令不同，需要输出100ms、500ms、1s三种低电平脉冲。
想请教各位高手，除了用计数器做，还有别的方法吗。我觉得要是计数的话，得计数上百万次，不知道有没有更好的方法。

用锁相环PLL

次数多不重要，只要满足时序，两个计数器进行配合使用就行。这样就不多了。