如何在后级完成数据的同步？

前级（如另外一个芯片、PCB布线、驱动接口元件）输出的延时是随机的，或者有可能变动，如何在后级完成数据的同步？

对于随机到达的数据，需要建立同步机制。可以采用使数据通过RAM或者FIFO的缓存再读取的方法，达到数据同步的目的。将前级芯片提供的时钟作为基本时钟，将数据写入RAM或者FIFO，然后使用后级的基本时钟，产生读信号，将数据读出来即可。这种做法的关键是必须要有堆栈满和空的指示信号来管理数据的写入和读取，以防止数据的丢失。 在FPGA中一般都提供参数化宏模块，如FIFO、双口RAM，并有许多种配置可供选择，可以用来作为数据的同步之用，有关FIFO参数化模块的使用我们将在高级教程中讲解。