一个赋值逻辑被综合后，比如b<=a 网表显示b被接地了，请问是什么原因造成的

ccs · 发表于 2017-3-1 07:10:13

各位，我请求个问题
一个赋值逻辑被综合后，比如b<=a 网表显示b被接地了，请问是什么原因造成的

fpga_feixiang · 发表于 2017-3-1 14:46:19

综合优化了，代码肯定有Bug。

FPGA_one · 发表于 2017-6-14 09:47:46

不同版本综合工具出来的不一样

zxopenhl · 发表于 2017-6-14 10:28:12

版本越高，综合出的电路被优化的程度就高！

芙蓉王 · 发表于 2017-6-14 14:16:26

版本的问题

asd2258882538 · 发表于 2017-7-30 14:17:42

可能你让a=0了吧，相当于接地

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