Verilog如何实现二维数组输出？？

IPO · 发表于 2017-3-17 06:34:38

Verilog如何实现二维数组输出？？
看过网上的例程，一般都是拆成一维数组输出的，但是如果数组有很多个元素，那么好像写起来很麻烦，请问有没有什么方法，可以实现。谢谢各位大哥

奋斗的小孩 · 发表于 2017-3-17 11:22:38

reg 【3：0】 name 【7：0】，定义了8个位宽为4的寄存器

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