verilog普及率比较高，有必要学VHDL吗？

从一开始，VHDL就非常严谨，并且更加侧重于系统级设计，所以VHDL比早期的verilog （95）更加能描述大型系统。到后来，verilog的发展速度明显快于VHDL，特别是现在systemverilog已经把verilog也纳入自己的规范内。从验证到设计统统都转到systemverilog来了。因此，学习verilog.而且很多门级网表也只支持verilog格式。现在systemverilog可以使用非常多高级的特性，包括约束化的向量生成、类、继承、DPI/VPI。因此，学习systemverilog。并把其中的verilog自己当成可综合的子集去做。还有，它们都只是语言而已，熟悉数字电路才是最重要的