verilog实现奇数次分频

实现占空比为50%的N倍奇数分频：
首先进行上升沿触发进行模N计数，计数到某一个值时进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%的奇数n分频时钟。再者 同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空 比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。

module div5(clr,clk,clkout);
input clr,clk;
output clkout;
reg clkreg1,clkreg2;
parameter n=5;
reg[n:0] counter1,counter2;

assign clkout=clkreg1||clkreg2;

always @(posedge clk)
    if(clr==1)
    begin
        clkreg1=0;
        counter1=0;
    end
    else
    begin  
        if(counter1==n-1)
        begin
            counter1=0;
            clkreg1=~clkreg1;
        end
        else if(counter1==(n-1)/2)
        begin
            counter1=counter1+1;
            clkreg1=~clkreg1;
        end
        else
        begin
            counter1=counter1+1;
        end
    end

always @(negedge clk)
    if(clr==1)
    begin
        clkreg2=0;
        counter2=0;
    end
    else
    begin  
        if(counter2==n-1)
        begin
            counter2=0;
            clkreg2=~clkreg2;
        end
        else if(counter2==(n-1)/2)
        begin
            counter2=counter2+1;
            clkreg2=~clkreg2;
        end
        else
        begin
            counter2=counter2+1;
        end
    end

endmodule

verilog实现奇数次分频

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FPGA基本知识概念分享之五
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(出处: fpga论坛|fpga设计论坛)