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vhdl和verilog的区别

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fpga_feixiang 发表于 2020-7-21 15:12:58 | 显示全部楼层 |阅读模式
Verilog HDL 推出已经有 20 年了,拥有广泛的设计群体,成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是:它非常容易掌握,只要有 C 语言的编程基础,通过比较短的时间,经过一些实际的操作,可以在 2 ~ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点,这个是因为 VHDL 不是很直观,需要有 Ada 编程基础,一般认为至少要半年以上的专业培训才能掌握。

  目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些,而在门级开关电路描述方面要强的多。

  近 10 年来, EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休,目前在美国,高层次数字系统设计领域中,应用 Verilog 和 VHDL 的比率是 80 %和 20 %;日本和台湾和美国差不多;而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog。谁好谁坏看你个人的需求了。

点评

请看x.co/7aa(网址) 肺炎疫情真相超乎想像 ,看海外最真实的报告...... git.io/g2222 (网址)  发表于 2020-7-23 15:29
月影星痕 发表于 2020-7-21 15:37:10 | 显示全部楼层
vhdl和verilog的区别
大鹏 发表于 7 天前 | 显示全部楼层
vhdl和verilog的区别
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