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Verilog HDL 的循环语句

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afei6969 发表于 2021-1-13 18:32:36 | 显示全部楼层 |阅读模式
在Verilog HDL中存在着四种类型的循环语句,用来控制执行语句的执行次数。
1) forever 连续的执行语句。
2) repeat 连续执行一条语句 n 次。
3) while 执行一条语句直到某个条件不满足。如果一开始条件即不满足(为假),
则语句一次也不能被执行。
4) for通过以下三个步骤来决定语句的循环执行。
a) 先给控制循环次数的变量赋初值。
b) 判定控制循环的表达式的值,如为假则跳出循环语句,如为真则执行指定的语句
后,转到第三步。
c) 执行一条赋值语句来修正控制循环变量次数的变量的值,然后返回第二步。
zhangyukun 发表于 2021-1-14 09:20:18 | 显示全部楼层
Verilog HDL 的循环语句
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