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FPGA配置要逆天了,还有什么能阻止得了它吗?

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zhiweiqiang33 发表于 2014-6-4 15:51:00 | 显示全部楼层 |阅读模式
Altera发布了业界第一款支持硬核浮点DSP的FPGA,硬核浮点DSP模块将集成在Altera 20nm Arria 10 FPGA和SoC中,也会集成在14nm Stratix 10 FPGA和SoC中。这一革命性的设计会对器件浮点运算性能带来多大的提升,对传统FPGA浮点运算设计带来多大的改变,又会对DSP以及GPU市场带来多大的影响,Altera公司首席DSP产品规划经理Michael Parker、软件和DSP产品市场经理Albert Chang先生连线国内媒体,带来了精彩的内容分享。

硬核兼容IEEE754,支持单精度浮点运算

支持硬核浮点DSP的FPGA使用专用硬核电路,能够自然支持IEEE 754单精度浮点。IEEE 754浮点所有复数都位于DSP模块的硬核逻辑中,不会占用可编程逻辑,即使是100%的使用了DSP模块,浮点也支持定点设计中相似的时钟速率。

采用TSMC 20nm工艺的Arria 10 系列,浮点运算性能将达到1.5TFLOP的DSP性能,而且是单精度。它的运行频率可以达到400到450MHz,在软件方面支持OpenCL、DSP Builder和浮点宏功能。

至于1.5TFLOP的浮点运算是如何计算出的,笔者也作了详细的了解:Arria 10器件10AX066含有660 kLE的逻辑,以及1688个DSP模块,总共有1688个浮点加法器和1688个浮点乘法器。运行在450 MHz的总计3376个浮点运算器性能达到了1520 GFLOPS。德州仪器、Nvidia和AMD也都是采用这一峰值浮点性能判定方法计算其DSP和GPU的峰值GFLOPS的。

而采用Intel 14nm三栅极工艺制成的高端FPGA和SOC Stratix 10系列单精度浮点运算可以达到10TFLOP的水平。

浮点模块与现有设计是后向兼容,对定点性能没有影响。DSP设计人员可以选择定点或者浮点模式,每一个DSP模块都可以独立运行。

zxopenljx 发表于 2021-2-23 17:28:17 | 显示全部楼层
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