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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 问个verilog语法问题，求指点
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问个verilog语法问题，求指点

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supercgai 发表于 2012-3-12 11:59:22 | 显示全部楼层 |阅读模式
temp_x <= {{ 8{im_reg[55]}},im_reg[55: 8]};

这个语句中的 8{im_reg[55]}怎么理解?
至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
smallfish_fpga 发表于 2012-3-13 13:25:33 | 显示全部楼层
就是合并的意思。如8{a}，相当于{aaaaaaaa}。这里的大括号也叫位拼接运算符。
至芯科技ZX系列开发板正在火爆发售！
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ChenDongKui 发表于 2012-3-28 13:49:26 | 显示全部楼层
这种写法 一般用于符号扩展；
FPGA工程师就业培训班（保就业）
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hokage2012 发表于 2012-4-9 15:18:04 | 显示全部楼层
扩展符号位
FPGA工程师就业培训班（保就业）
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