fpga 发表于 2010-4-8 19:22:46

说说静态、动态时序模拟的优缺点。（威盛VIA 上海笔试试题）

说说静态、动态时序模拟的优缺点。（威盛VIA 上海笔试试题）
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

fpga 发表于 2010-4-8 19:23:07

一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题）
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

fpga 发表于 2010-4-8 19:23:21

化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
卡诺图化简：一般是四输入，记住00 01 11 10顺序，

0412   8
1513   9
371511
261410

kena0405 发表于 2010-6-4 14:57:46

我刚开始学习FPGA，感谢版主分享的知识。

lichangyun 发表于 2010-10-4 10:52:22

又长见识了，谢谢楼主！

supreme 发表于 2011-4-9 00:17:21

谢谢~~~~~~~~~

hng1123 发表于 2011-4-9 08:23:31

谢谢！！！！！！！！！！！！！！！！！

@HDL现场 发表于 2012-5-22 13:58:59

本帖最后由 @HDL现场 于 2012-5-22 14:01 编辑

回复 3# fpga


    m(1,3,4,5,10,11,12,13,14,15)
排列的顺序一定是格雷码的顺序
    m序号                                 真值表
          BA   0001   1110                     BA   0001   1110
DC                                                DC
00            0    1    3   2                00            0    1   1    0
01            4    5   7    6                01            1    1   0    0
11         12   131514               11             1    1   1    1
10            8    9    1110               10             0    0   1    1

可以组合成F = AC'D' + B'C + BD

大嘴巴皮皮 发表于 2014-4-20 19:22:05

受教了:lol:lol

modalurenjia 发表于 2014-11-13 23:27:23

不错啊   长之时
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