小泡泡 发表于 2010-4-23 12:20:02

modelsim中Verilog和VHDL混合仿真和调用问题

本帖最后由 fpgaw 于 2010-10-29 12:46 编辑

请问在modelsim中怎样用Verilog写的testbench调用加载vhdl程序？
也就是说vhdl程序在verilog中怎样例化？

小泡泡 发表于 2010-4-26 20:46:18

貌似没说明白

Sunlife 发表于 2015-5-14 13:49:38

      没看懂你的问题
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