切换到窄版

集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步，快速开始

搜索
fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › modelsim中Verilog和VHDL混合仿真和调用问题
返回列表 发新帖
查看: 4232|回复: 2

modelsim中Verilog和VHDL混合仿真和调用问题

[复制链接]
小泡泡 发表于 2010-4-23 12:20:02 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-10-29 12:46 编辑

请问在modelsim中怎样用Verilog写的testbench调用加载vhdl程序？
也就是说vhdl程序在verilog中怎样例化？
ModelSim, Verilog, VHDL, 混合仿真

相关帖子

FPGA工程师就业培训班（保就业）
回复

使用道具 举报

FPGA就业培训班招聘学员（保就业）
 楼主| 小泡泡 发表于 2010-4-26 20:46:18 | 显示全部楼层
貌似没说明白
至芯科技ZX系列开发板正在火爆发售！
回复 支持 反对

使用道具 举报

Sunlife 发表于 2015-5-14 13:49:38 | 显示全部楼层
        没看懂你的问题
FPGA工程师就业培训班（保就业）
回复 支持 反对

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-5-6 22:59 , Processed in 0.062023 second(s), 24 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表