1024
它要求，如果使用testbench来执行VHDL的时序仿真，这个勾打上。
否则永远做不了后仿。
填上实例名dut。
然后全编译。
1025
运行后仿。慢模。看见时间差了。好，我们先休息十分钟。
（休息）
1035
我们接着上课。
1036
VHDL会有些特定的问题。
VHDL它由于走的是正常的学术体系，所以说它对三种建模方式有完整的支持。
数据流、行为、结构化。Verilog里面对数据流的支持很少。
现在我们同样来通过一个例子，来说明VHDL对这三种建模方式的支持。
也是对它语法的了解。
我们首先看一下它的语法的结构。
1037
VHDL里面用于控制数据流的语句，应该来讲是比较全面的。
数据流就是对资源的组织。
可以使用when-else的语句。
可以使用with-select-when语句。
这两种语句的应用在Verilog里面是没有体现的。
我们通过实例来说明它。
我们仍然举一个多路器的例子。
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S为真值1的时候，B输出。
S为0的时候，A输出。
F的布尔表达式可以推出来。
然后呢，三种建模方式，我们看VHDL是怎么做的。
本帖最后由 lcytms 于 2018-11-27 09:44 编辑
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新建一个工程mux2_vh。
多路器。
选一款器件。
语言VHDL。
新建VHDL文件，另存为mux2_vh.vhd。
1040
二选一多路器。
库声明。
实体。
端口。
现在只用标准逻辑，以后我们会把所有的都讨论。
顶~~~~~~~~~~~~~~~~~~
1041
a/b/s，输入，标准逻辑。
F，输出，标准逻辑。
然后写它的结构体，architecture。
这次用数据流dataflow。
