论坛 › FPGA技术交流 › Signal Tap II探测信号时，总是显示“Waiting for clock"，为何呢？

ccs 发表于 2010-5-6 13:01:49

Signal Tap II探测信号时，总是显示“Waiting for clock"，为何呢？

module test3(
clk,
reset,
en,
z0_in,
z0_out);
input clk;
input reset;
input en;
input z0_in;
output z0_out;
reg z0_out;
reg z0_in_temp;
always @(posedge clk or posedge reset)
begin
    if(reset)
      begin
      z0_out <= 0;
      z0_in_temp <= 0;
      end
    else
      begin
      if(en)
          begin
            z0_in_temp <= z0_in;
          end
      else
          begin
            z0_in_temp <= z0_in_temp;
          end
      if(-20'd131072<=z0_in_temp && z0_in_temp<=20'd131072)
          begin
            z0_out <= z0_in_temp;
          end
      if(20'd131072<z0_in_temp && z0_in_temp<20'd262144)
          begin
            z0_out <= z0_in_temp - 20'd262144;
          end
      if(-20'd262144<z0_in_temp && z0_in_temp<-20'd131072)
          begin
            z0_out <= z0_in_temp + 20'd262144;
          end
      end
end
endmodule

xinu2009 发表于 2010-5-6 15:35:41

是不是用Signal Tap II采样中间或输出信号的时候没有设置采样时钟啊？

xinu2009 发表于 2010-5-6 15:37:23

使用逻辑分析仪观测信号的时候是要设置一个采样时钟的，一般就是你系统中时钟频率最大的一个（具体可以看情况而定）！还要设置采样点数！

xinu2009 发表于 2010-5-6 15:43:26

看看这个：http://www.fpgaw.com/thread-1350-1-1.html

Sunlife 发表于 2015-4-7 11:34:22

看看这个：http://www.fpgaw.com/thread-1350-1-1.html

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