Signal Tap II探测信号时，总是显示“Waiting for clock"，为何呢？

module test3(
  clk,
  reset,
  en,
  z0_in,
  z0_out);
input clk;
input reset;
input en;
input [19:0] z0_in;
output [19:0] z0_out;
reg [19:0] z0_out;
reg [19:0] z0_in_temp;
always @(posedge clk or posedge reset)
  begin
    if(reset)
      begin
        z0_out <= 0;
        z0_in_temp <= 0;
      end
    else
      begin
        if(en)
          begin
            z0_in_temp <= z0_in;
          end
        else
          begin
            z0_in_temp <= z0_in_temp;
          end
        if(-20'd131072<=z0_in_temp && z0_in_temp<=20'd131072)
          begin
            z0_out <= z0_in_temp;
          end
        if(20'd131072<z0_in_temp && z0_in_temp<20'd262144)
          begin
            z0_out <= z0_in_temp - 20'd262144;
          end
        if(-20'd262144<z0_in_temp && z0_in_temp<-20'd131072)
          begin
            z0_out <= z0_in_temp + 20'd262144;
          end
      end
  end
endmodule

是不是用Signal Tap II采样中间或输出信号的时候没有设置采样时钟啊？

使用逻辑分析仪观测信号的时候是要设置一个采样时钟的，一般就是你系统中时钟频率最大的一个（具体可以看情况而定）！还要设置采样点数！

看看这个：http://www.fpgaw.com/thread-1350-1-1.html

看看这个：http://www.fpgaw.com/thread-1350-1-1.html