夏老师好啊，我是新手，请教您一个问题啊。关于仿真的，我按照你的那本《Verilog数字系统设计教程》第七讲上 ...
yhf561 发表于 2011-11-10 21:30 http://www.fpgaw.com/images/common/back.gif
我认为你必须安装ModelSim等仿真工具，并知道如何使用才有可能开始自学复杂系统的设计。
夏老师：
我想问一下在fpga内的4输入查找表中如果只用到其中一两个输入端，怎么样确定使用哪个输入端？也就是说我就想使用DATAD这个输入端，我该怎么做呢？谢谢！
夏老师：
我想问一下在fpga内的4输入查找表中如果只用到其中一两个输入端，怎么样确定使用哪个输入端？ ...
玻色子 发表于 2011-11-11 09:48 http://www.fpgaw.com/images/common/back.gif
通常把逻辑转换成FPGA中许多个Cell的查找表的输入和输出的连接时，完全不需要设计者的干预，也完全没有必要人为地去分配，全部由布局布线工具自动完成。所以我不知道如何回答您的问题。
modelsim能不能进行数据格式的转换？
modelsim能不能进行数据格式的转换？
IPO 发表于 2011-11-12 06:08 http://www.fpgaw.com/images/common/back.gif
可以，modelsim的菜单上有一个下拉菜单，可以用多种格式显示信号值。二进制、十六进制、十进制、有符号、无符号、字母、甚至信号幅度的模拟显示。
夏老师，最近使用FPGA与某个片子通信有个时序要求：要求数据的建立时间与保持时间都为10ns。如果在时钟上升沿取数的话，也即在沿前沿后都保持10ns的数据稳定，对吧？假如我的数据产生也是在上升沿，一个时钟产生一个，发送也是在上升沿，数据建立时间可满足要求，保持时间不知能不能满足要求？
本帖最后由 夏宇闻 于 2011-11-13 13:59 编辑
夏老师，最近使用FPGA与某个片子通信有个时序要求：要求数据的建立时间与保持时间都为10ns。如果在时钟上升 ...
zombes 发表于 2011-11-13 12:04 http://www.fpgaw.com/images/common/back.gif
保持时间就未必能够满足要求。所以那个与FPGA通信的片子其信号的最高频率不能大于50MHZ，而FPGA必须用更高的时钟频率采样，例如100MHz，正好在50MHZ变化信号的中间稳定区域采样，以确保建立与保持时间都符合要求。如那个片子与FPGA不用同一个时钟源，还有时钟同步问题需要考虑。
关于verilog中任务的使用问题
夏老师，您好，我每次调用带参数的任务的时候 ，为什么在实际调用中传过去的参数不是我传得那个数？
关于verilog中任务的使用问题
夏老师，您好，我每次调用带参数的任务的时候 ，为什么在实际调用中传过去的 ...
liu_fpga 发表于 2011-11-14 13:11 http://www.fpgaw.com/images/common/back.gif
一定是什么地方您对任务调用的理解不正确所造成的。认真读懂语法，多试验几次。
夏老师，最近使用xilinx V6 的pll时遇到如下问题：ERROR:Xst:2035 - Port <clk_40M> has illegal connections. This port is connected to an input buffer and other components.
clk_40M有两个应用：1、产生pll复位和系统复位信号。2、输入pll产生clk_50M。
