本帖最后由 夏宇闻 于 2011-12-6 13:54 编辑
夏老师，您好，最近使用ise做设计时，状态机总是跑飞，我仔细检查过状态跳转，没有问题。也添加了default语句。
夏老师答：两种情况，1、FSM的外部输入信号与其时钟不同步，使状态跑飞。
2、FSM即使写了default项，但综合指令未规定是否产生强制复位逻辑，所以状态飞出后不能返回。
问一下reg wire parameter interger的详细的区别 主要是前两个 最好有用法说明
问一下reg wire parameter interger的详细的区别 主要是前两个 最好有用法说明
derksyq 发表于 2011-12-6 22:46 http://www.fpgaw.com/images/common/back.gif
夏老师答：
自己看书，书上写得十分清楚。看不明白再提问题。
本帖最后由 lanpad 于 2011-12-8 09:09 编辑
夏老师
请问除法是否有计算延迟较小的近似算法？
我要做两个个如下运算：
（1）
这个公式中的开平方根打算用JPL近似算法代替
只是除法该如何计算呢？
结果肯定是一个0到1之间的小数，这该如何表示？
（a、b、c、d均为实时输入的16位整型变量）
（2）
这个公式算平方和似乎更复杂
全用IP核实现的话需要8个乘法器和一个除法器的IP核
且延时特别大
请问夏老师以上两公式是否有延迟不太大的近似算法？
谢谢！
本帖最后由 夏宇闻 于 2011-12-9 08:09 编辑
夏老师，写状态机尤其是时序很强的状态机的时候想到一个问题，一段与两段状态机在执行上有没有区别？比如一段式，可能一个case条件下会有多层if else嵌套（现在写了一个4层），这会不会有什么坏处？对于状态机的输出写在if条件下，可否？
夏老师答：状态机的多种型式无本质差别，生成的电路大同小异，只要功能正确，性能达到要求即可。但写状态机的水平高低相差十分巨大，水平高的表达十分清晰，大状态，小状态之间分工明确，产生的电路层次分明，反映了设计者的思路是有层次的，清晰的，反之则是混乱的，漏洞百出的。人的逻辑总结能力是不同的，有相当大的差距，有的人能把极复杂的事情层层分解，有条不纷，而有些人却会把不太复杂的事情搞得一团糟。文字表达的能力也是如此，除了天份之外，还需要学习和实践的锻炼。
夏老师
请问除法是否有计算延迟较小的近似算法？
我要做两个个如下运算：
（1）
这个公式中的开平方根打 ...
lanpad 发表于 2011-12-8 09:08 http://www.fpgaw.com/images/common/back.gif
用硬件实现高速算法时，通常采用近似算法，只要精度和处理速度满足工程需求即可。我不知道你项目需求的细节，所以很难帮助你敲定，究竟用几位来表示这些数，就能满足需求，平方和的开根号，与求模近似，是否可以改为求绝对值和来近似……，总之近似算法的研究应该在电路设计前进行。
刚开始学verilog，在实践中发现一个现象如下代码所示：
module SWITCH_module(
output reg TDM_out,
input CLK8M,
input TS_BIT_position,
input TDM_in
);
integer i;
always @(negedge CLK8M)
begin
case(TS_BIT_position)
3'b000:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b001:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b010:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b011:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b100:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b101:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b110:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
default:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
endcase
end
endmodule
上面的代码是我想实现的意图，也达到了我想实现的意图，但当我想把其中的CASE语句简写为如下形式时
for(i = 0; i <= 7; i = i + 1)
TDM_out <= TDM_in;
综合出来的结果只有TDM_out是和上面相同的，后面的TDM_out就不是我想要达到的目的了，请问各位高手，上面这个语句有什么不符合的语法，或者综合器理解不了的问题吗？
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刚开始学verilog，在实践中发现一个现象如下代码所示：
module SWITCH_module(
output reg TDM_out,
input CLK8M,
input TS_BIT_position,
input TDM_in
);
integer i;
always @(negedge CLK8M)
begin
case(TS_BIT_position)
3'b000:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b001:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b010:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b011:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b100:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b101:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
3'b110:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
default:for ( i = 0; i <= 7; i = i + 1) TDM_out <= TDM_in;
endcase
end
endmodule
上面的代码是我想实现的意图，也达到了我想实现的意图，但当我想把其中的CASE语句简写为如下形式时
for(i = 0; i <= 7; i = i + 1)
TDM_out <= TDM_in;
综合出来的结果只有TDM_out是和上面相同的，后面的TDM_out就不是我想要达到的目的了，请问各位高手，上面这个语句有什么不符合的语法，或者综合器理解不了的问题吗？
本帖最后由 夏宇闻 于 2011-12-14 06:20 编辑
夏老师您好我想问下怎么使用VerilogHDL语言做浮点的乘法器和加法器啊
夏老师答：先问是否一定要用浮点的运算器?如果一定要用就用参数化宏模块中相应的浮点运算模块，实例引用即可。如果靠自己一个人用Verilog从基本逻辑编起，恐怕要花几年时间，也未必搞妥，很不现实。
刚开始学verilog，在实践中发现一个现象如下代码所示：
module SWITCH_module(
...
zhshqh 发表于 2011-12-13 10:33 http://www.fpgaw.com/images/common/back.gif
可能是数组索引问题引起的，你的索引加了一个输入信号，这是一个wire类型的输入，你改一下，用时钟沿把该输入寄存后再做索引的加数。试一试再说。
