回复 20# 夏宇闻
恩，谢谢夏老师的详细讲解，我对$random函数和位拼接符也有了更深入的了解了，谢谢~
夏老师：
在verilog语言中计算乘法时直接写c=a*b。和调用内部乘法器计算有什么区别
为什么在verilog 程序中 always语句里面不能调用内部乘法器啊
夏老师，建立时间和保持时间应该怎么理解，简单易懂～～～～
夏老师 我问个如何学习的问题
fpga相关的英语词汇您是如何积累的？买单词书还是看英文文献慢慢查字典？介绍一本专业词典吧
夏老师：
在verilog语言中计算乘法时直接写c=a*b。和调用内部乘法器计算有什么区别
为什么在verilog 程 ...
IPO 发表于 2011-9-30 11:06 http://www.fpgaw.com/images/common/back.gif
应该没有本质的区别。用算数运算符号表示的是组合逻辑的乘法器。如果用参数化模块的乘法器则选择的余地可以大一些，您可以根据具体需求做一些配置。而用算数操作符号的乘法器生成的是一款最普通的组合逻辑乘法器，无法做任何配置。
夏老师，建立时间和保持时间应该怎么理解，简单易懂～～～～
TCL 发表于 2011-10-1 04:43 http://www.fpgaw.com/images/common/back.gif
建立时间和保持时间可以这样理解：当我们想把一个正变化着信号的最后稳定值存入寄存器时，在时钟跳变沿来到之前，该信号必须有一小段时间是不变的，在时钟沿到达后也必须有一小段时间是不变的，前者为建立时间，后者为保持时间。否则存入寄存器的很可能不是想要保存的值。根据不同的工艺，这一小段时间通常需要1,2个纳秒。
夏老师 我问个如何学习的问题
fpga相关的英语词汇您是如何积累的？买单词书还是看英文文献慢慢查字典？介绍 ...
jahero 发表于 2011-10-2 20:58 http://www.fpgaw.com/images/common/back.gif
学习外语需要语言环境，背字典不是学习的好方法，我的建议是多看技术文献，英文手册，协议和标准，不认识的字勤查字典，对照相应的中文资料理解这些英文句子的实际含义。时间长了自然就明白了。进步需要时间和耐心，知识需要积累。想马上就全部明白，是不可能的。
本帖最后由 夏宇闻 于 2011-10-3 09:23 编辑
夏老师：
在verilog语言中计算乘法时直接写c=a*b。和调用内部乘法器计算有什么区别
为什么在verilog 程 ...
IPO 发表于 2011-9-30 11:06 http://www.fpgaw.com/images/common/back.gif
用always时序块或者组合块给一个寄存器变量赋乘积是可以的。为什么您说不行呢？如果您把C定义成线型变量，则无法在always块中赋值。但可以用连续赋值语句产生组合逻辑乘法器。
vlsi与asic和soc 这三个概念的区别和联系是什么？都是用fpga设计这些电路的吗？
我用的是quartus8.0版，用它做仿真时只能跑1us。
在波形编辑是设置大于1us时，它就会弹出来对话框说
specify a legal end time
在assignment-setting-simulator setting中设置end simulation at 1000ms，但是在波形编辑时还是不能设置仿真结束时间大于1us。
请教大侠，这个是什么原因造成的？？？
谢谢
