用VHDL语言实现3分频电路(占空比为2比1)怎么写啊？？
ucf文件一定是位于top文件下么？？
用VHDL语言实现3分频电路(占空比为2比1)怎么写啊？？
ddd 发表于 2012-5-4 09:47 http://www.fpgaw.com/images/common/back.gif
写一个无限循环的状态机共三个状态。用分频时钟沿触发。二个状态输出为1。一个状态输出为0。即可产生三分频信号占空比2比1。
ucf文件一定是位于top文件下么？？
zzz 发表于 2012-5-8 22:51 http://www.fpgaw.com/images/common/back.gif
不同的EDA工具，其内部文件的定义是不一样的，必须认真阅读EDA工具的说明书，才能知道。
夏老师您好：
我想做个很小的实验，左边进，右边出，但是要用到长线，该如何编写Verilog
选择长线还是短线是自动分配的吗？
本帖最后由 夏宇闻 于 2012-5-15 06:02 编辑
夏老师您好：
我想做个很小的实验，左边进，右边出，但是要用到长线，该如何编写Verilog
选择长线还是短线 ...
117454615 发表于 2012-5-14 10:57 http://www.fpgaw.com/images/common/back.gif
您是指设计一个从一个引脚到另一个引脚的连线?
如果用Verilog写模块，其中只有一句话。module linkwire( input wire a, output wire b) ；
assign b = a ;
end module
定义引脚与a、b的连接后，其 连线是在综合布局布线后自动分配的。您可以用工具观察它是如何分配资源连接的。您也可以自己动手改动布线。
回复 325# 夏宇闻
感谢您的回复
是这样子的，我昨天看了有个第二全局线，好像说只有24跟。我准备做的实验室有40input，40output，input和output分别连在最左边和最又边的clb，左边和右边的clb再用长线相连接
夏老师你好 我调用了2次altgx模块， 2次调用的模块 输入时钟都是一样的， 但是出现“同源”错误 ，怎么解决啊
Error (167005): Can't assign I/O pad "dataout" to PIN_AT4because this causes failure in the placement of the other atoms in its associated channel
Error (167009): Quartus II software cannot combine the following GXB Central control unit(s) due to inconsistent parameters and/or input connections
Error (21087): Input port "DPRIOIN" must be driven by the same source
夏老师你好 我用FPGAep3c10f484i7输出3.3V电平 接到北京北方华虹微系统有限公司的BHD-2P2/2P4的驱动器后，FPGA所有输出引脚的电平被拉高到4.5V以上，请问是什么原因，有没有什么方法可以解决
夏老师你好 我调用了2次altgx模块， 2次调用的模块 输入时钟都是一样的， 但是出现“同源”错误 ，怎么 ...
tjy389945230 发表于 2012-5-31 15:21 http://www.fpgaw.com/images/common/back.gif
实例引用相同的参数化模块库中的组件一定要给引用块命名不同的块名，另外输入输出引脚如果共享，一定要有合理的分配结构，并分配好时序。它不是软件是硬件，头脑中必须有明确的概念。否则综合不可能通过。
