夏老师你好 我用FPGAep3c10f484i7输出3.3V电平 接到北京北方华虹微系统有限公司的BHD-2P2/2P4的驱动器后 ...
gaiya111 发表于 2012-6-1 17:13 http://www.fpgaw.com/images/common/back.gif
FPGA的电源系统与外部芯片的电源系统应该有明确的分割，特别当这二者电压差别比较大的场合更是如此。要认真阅读FPGA芯片和外围芯片的说明书，参考典型电源连接线路图来设计，两者之间的信号连接一定要认真设计，使得两者之间只存在逻辑信号的耦合，不可能存在大的电流通路。具体细节您要灵活应用电路原理，并对CMOS电路原理有透彻的理解才能做好线路板级设计。
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谢谢夏老师
回复 329# 夏宇闻
谢谢夏老师 实验成功了 但是在实验中出现了一个小问题 想请教下 为什么我用always @( rx_dataout)就没有实验结果（LED灯不亮）
用always @(posedge rx_dataout)才实现呢 结果验证部分的代码
reg rx_dataout=32'h00;
reg LED=8'b00000000;
reg a=32'b00000010000000000000000000000000;
always @ (posedge OSC_50_BANK3)//OSC_50_BANK3是时钟
rx_dataout=rx_dataout+1'b1;
always @(posedge rx_dataout)
begin
a<=a+1'b1;
if(a==32'b10000000000000000000000000000000)
LED<=8'b11111110;
else if(a==32'b01000000000000000000000000000000)
LED<=8'b11111101;
else if(a==32'b00100000000000000000000000000000)
LED<=8'b11111011;
else if(a==32'b00010000000000000000000000000000)
LED<=8'b11110111;
else if(a==32'b00001000000000000000000000000000)
LED<=8'b11101111;
else if(a==32'b00000100000000000000000000000000)
LED<=8'b11011111;
else if(a==32'b00000010000000000000000000000000)
LED<=8'b00111111;
elseLED<=LED;
end
endmodule
本帖最后由 夏宇闻 于 2012-6-5 05:07 编辑
回复夏宇闻
谢谢夏老师 实验成功了 但是在实验中出现了一个小问题 想请教下 为什么我用 ...
tjy389945230 发表于 2012-6-4 17:15 http://www.fpgaw.com/images/common/back.gif
成功的综合后产生时序逻辑，而不成功的综合后产生组合逻辑，它的计数器是不能计数的。沿触发与电平触发对应的电路完全不同。虽然您调试成功，但您应该认真看书理解Verilog语言的仿真和综合的基本知识和数字系统的基本结构后才能真正学会。现在被您碰巧做成了。其实您还一点没懂，编写代码的水准很低，可以看出您是一个爱动手不爱动脑的学生。爱动手是优点。但不看书或不仔细看书、不思考总不能算是优点吧。这个缺点会阻碍您的水平提高，如果不及时改正，您只能做一些低级的不可靠的系统。不可能承担复杂的要求高的设计。
本帖最后由 tjy389945230 于 2012-6-5 08:38 编辑
回复 333# 夏宇闻
谢谢夏老师 最开始是准备用组合逻辑的
always @( rx_dataout)
case （rx_dataout）
32'b10000000000000000000000000000000： LED=8'b11111110;
......
不过没成功 改着改着就没注意了 还是要多多学习啊
今天看了一下quartus的sopc方面的介绍，发现可以用fpga实现用c语言编写的程序，有一个问题sopc嵌入软核主要是用来干啥，侧重点是啥，自己用verilog hdl语言写的程序的语言的有啥特点，主要适用于？
本帖最后由 夏宇闻 于 2012-6-10 18:27 编辑
今天看了一下quartus的sopc方面的介绍，发现可以用fpga实现用c语言编写的程序，有一个问题sopc嵌入软核主要 ...
a11835 发表于 2012-6-9 20:17 http://www.fpgaw.com/images/common/back.gif
SOPC嵌入软核是指一个可根据需要可裁剪的CPU和配套的总线固件，可以利用开发工具中的Qsys软件，将嵌入软核和配套组件构造计算机主系统，编写c语言程序，运行该计算机系统，还可以用Verilog语言构造自己设计的硬件，在FPGA中实现一个附合自己独特要求的完整系统。
请问夏老师
有什么约束可以使两个CLB之间用长线连接，我发现不用约束的话ISE会自动用短线连接
请问夏老师
有什么约束可以使两个CLB之间用长线连接，我发现不用约束的话ISE会自动用短线连接
117454615 发表于 2012-6-11 13:50 http://www.fpgaw.com/images/common/back.gif
只能人工修改版图。约束只能用更短的连接线。
夏老师,你好,我在IDE中建立工程时遇到不能建立工程的情况，提示：The software settings (STF) file associated with this project is damaged. This may be fixed by copying your source files into a new C/C++ application project. For more details see the error log.
