初学QII，请教个问题，我把下面的测试程序设为顶层文件
初学QII，请教个问题，我把下面的测试程序设为顶层文件，`timescale 1ns/1ns
module DEC_top;
reg IN;
wire OUT;
wire ERR;
integer i;
BCD_decoder DEC_1 (IN, OUT, ERR);
initial begin
IN=0;
for (i=0;i<15;i=i+1)
#50 IN=IN+1;
$finish;
end
endmodule
然后 start compilation, 为什么出现下面错误
Error: Can't synthesize current design -- Top partition does not contain any logic 这个不能综合 已经写的很明白了 其中不包括逻辑 这个不能综合 已经写的很明白了 其中不包括逻辑
CPLD 发表于 2010-5-14 12:28 http://www.fpgaw.com/images/common/back.gif
为什么不包含逻辑啊，我已经例化了BCD_decoder DEC_1 (IN, OUT, ERR); 你例化的单元 包含逻辑吗
随便加个赋值语句就行了 这个是例化单元，
module BCD_decoder (IN, OUT, ERR);
input IN;
output OUT;
output ERR;
parameter out_0=10'b00_0000_0001,
out_1=10'b00_0000_0010,
out_2=10'b00_0000_0100,
out_3=10'b00_0000_1000,
out_4=10'b00_0001_0000,
out_5=10'b00_0010_0000,
out_6=10'b00_0100_0000,
out_7=10'b00_1000_0000,
out_8=10'b01_0000_0000,
out_9=10'b10_0000_0000,
out_err=10'b00_0000_0000;
assign {ERR, OUT} =FUNC_DEC(IN);
function FUNC_DEC;
input IN;
case(IN)
0: FUNC_DEC={1'b0, out_0};
1: FUNC_DEC={1'b0, out_1};
2: FUNC_DEC={1'b0, out_2};
3: FUNC_DEC={1'b0, out_3};
4: FUNC_DEC={1'b0, out_4};
5: FUNC_DEC={1'b0, out_5};
6: FUNC_DEC={1'b0, out_6};
7: FUNC_DEC={1'b0, out_7};
8: FUNC_DEC={1'b0, out_8};
9: FUNC_DEC={1'b0, out_9};
default: FUNC_DEC={1'b1, out_err};
endcase
endfunction
endmodule 这个是例化单元，
module BCD_decoder (IN, OUT, ERR);
input IN;
output OUT;
output ERR ...
CPLD 发表于 2010-5-14 12:28 http://www.fpgaw.com/images/common/back.gif
这个综合可以通过吗 不行啊，就出现刚才那个错误，说不包含逻辑
哦，如果把这个作为顶层文件，综合可以通过 不行啊，就出现刚才那个错误，说不包含逻辑
哦，如果把这个作为顶层文件，综合可以通过
CPLD 发表于 2010-5-14 12:29 http://www.fpgaw.com/images/common/back.gif
给你的顶层加上输入输出 就可以综合通过了 改成这样也不对
module DEC_top(IN, OUT, ERR);
input IN;
output OUT;
output ERR;
BCD_decoder DEC_1 (IN, OUT, ERR);
initial begin
IN=0;
for (i=0;i<15;i=i+1)
#50 IN=IN+1;
$finish;
end
endmodule
IN=0; 和 IN=IN+1;这两句出错 改成这样也不对
module DEC_top(IN, OUT, ERR);
input IN;
output OUT;
output ERR;
BC ...
CPLD 发表于 2010-5-14 12:30 http://www.fpgaw.com/images/common/back.gif
给in 赋值 要是reg类型
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