论坛 › FPGA技术交流 › 如何才能使原理图输入的所有逻辑不会被综合优化掉？

IPO 发表于 2010-5-24 22:10:42

如何才能使原理图输入的所有逻辑不会被综合优化掉？

如何才能使原理图输入的所有逻辑不会被综合优化掉？

IPO 发表于 2010-5-24 22:10:55

在Qii中，可以将不想被优化掉的结点和逻辑增加keep Combinational Node或者Preserve Registers约束（AssignmentEditor）。

Sunlife 发表于 2015-5-19 15:15:59

在Qii中，可以将不想被优化掉的结点和逻辑增加keep Combinational Node或者Preserve Registers约束

查看完整版本: 如何才能使原理图输入的所有逻辑不会被综合优化掉？