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查看: 1794|回复: 2

如何才能使原理图输入的所有逻辑不会被综合优化掉？

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IPO 发表于 2010-5-24 22:10:42 | 显示全部楼层 |阅读模式
如何才能使原理图输入的所有逻辑不会被综合优化掉？
FPGA工程师就业培训班（保就业）
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FPGA就业培训班招聘学员（保就业）
 楼主| IPO 发表于 2010-5-24 22:10:55 | 显示全部楼层
在Qii中，可以将不想被优化掉的结点和逻辑增加keep Combinational Node或者Preserve Registers约束（AssignmentEditor）。
至芯科技ZX系列开发板正在火爆发售！
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Sunlife 发表于 2015-5-19 15:15:59 | 显示全部楼层
在Qii中，可以将不想被优化掉的结点和逻辑增加keep Combinational Node或者Preserve Registers约束
至芯科技ZX系列开发板正在火爆发售！
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