VVC 发表于 2010-6-26 01:44:31

状态机后仿真有非法态，是怎么回事？

本帖最后由 fpgaw 于 2010-7-16 11:15 编辑

one-hot的状态机，用来作SDRAM的控制，采用了时序逻辑来完成状态转移，组合逻辑来完成状态的改变，在前仿真的时候是没问题的可是，为什么，后仿真的时候，状态机就会在合法态之间会出现时间很短的非法态，照理说状态转移是用时钟沿来进行同步的，为什么还会有这种现象呢？（后仿真结构中出现的非法态的时长都远小于一个时钟脉冲）

UFP 发表于 2010-6-26 03:13:06

如果在时钟边沿采不到这个非法态，我想可以忽略其影响！

ATA 发表于 2010-6-26 03:29:39

建立时间和保持时间的问题吧

UFO 发表于 2010-6-26 04:58:54

同步还是异步的？

AAT 发表于 2010-6-26 05:42:26

可能在不同状态转换之间出现，比如状态state=01到状态10，可能出现的状态转移过程为01 -> 00 -> 10，会出现状态00的中间状态，如果是同步设计，该毛刺可以忽略

Sunlife 发表于 2015-6-17 10:47:39

可能在不同状态转换之间出现，比如状态state=01到状态10，可能出现的状态转移过程为01 -> 00 -> 10，会出现状态00的中间状态，如果是同步设计，该毛刺可以忽略
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