切换到窄版

集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步，快速开始

搜索
fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 状态机后仿真有非法态，是怎么回事？
返回列表 发新帖
查看: 2895|回复: 5

状态机后仿真有非法态，是怎么回事？

[复制链接]
VVC 发表于 2010-6-26 01:44:31 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-7-16 11:15 编辑

one-hot的状态机，用来作SDRAM的控制，采用了时序逻辑来完成状态转移，组合逻辑来完成状态的改变，在前仿真的时候是没问题的可是，为什么，后仿真的时候，状态机就会在合法态之间会出现时间很短的非法态，照理说状态转移是用时钟沿来进行同步的，为什么还会有这种现象呢？（后仿真结构中出现的非法态的时长都远小于一个时钟脉冲）
仿真, 状态, 状态机后仿真有非法态

相关帖子

FPGA工程师就业培训班（保就业）
回复

使用道具 举报

FPGA就业培训班招聘学员（保就业）
UFP 发表于 2010-6-26 03:13:06 | 显示全部楼层
如果在时钟边沿采不到这个非法态，我想可以忽略其影响！
FPGA工程师就业培训班（保就业）
回复 支持 反对

使用道具 举报

ATA 发表于 2010-6-26 03:29:39 | 显示全部楼层
建立时间和保持时间的问题吧
至芯科技ZX系列开发板正在火爆发售！
回复 支持 反对

使用道具 举报

UFO 发表于 2010-6-26 04:58:54 | 显示全部楼层
同步还是异步的？
FPGA工程师就业培训班（保就业）
回复 支持 反对

使用道具 举报

AAT 发表于 2010-6-26 05:42:26 | 显示全部楼层
可能在不同状态转换之间出现，比如状态state[1:0]=01到状态10，可能出现的状态转移过程为01 -> 00 -> 10，会出现状态00的中间状态，如果是同步设计，该毛刺可以忽略
FPGA工程师就业培训班（保就业）
回复 支持 反对

使用道具 举报

Sunlife 发表于 2015-6-17 10:47:39 | 显示全部楼层
可能在不同状态转换之间出现，比如状态state[1:0]=01到状态10，可能出现的状态转移过程为01 -> 00 -> 10，会出现状态00的中间状态，如果是同步设计，该毛刺可以忽略
至芯科技ZX系列开发板正在火爆发售！
回复 支持 反对

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-6-21 09:30 , Processed in 0.093696 second(s), 22 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表