longtime 发表于 2010-6-27 00:47:24

回楼上<br>
状态机是非常重要的

VVC 发表于 2010-6-27 01:47:48

标准的电平信号有很多，不是只有0和1的，比如弱低电平L,弱高电平H还有不定电平X等等。。。。。<br>
比如&ldquo;HL&rdquo;，那么那就不在你的四个状态中！<br>
VHDL中的STD_LOGIC就有7种！

CCIE 发表于 2010-6-27 02:30:04

学习啦,谢谢楼主~!!!

UFO 发表于 2010-6-27 04:05:21

zhuangtaiji的时钟分配很难啊

UFO 发表于 2010-6-27 05:30:37

学习~~~~~~~~~``

CTT 发表于 2010-6-27 06:33:52

用one_hot编码吧，可以降低亚稳态的

ATA 发表于 2010-6-27 06:37:39

原帖由 CROSSTALK 于 2006-10-13 11:45 发表<br>
谢谢LONG回帖，我在状态转换语句if state1&lt;=state2后添加了else state1&lt;=state1语句就好了。 感觉有点奇怪哦，按道理，如果不加，就是一个latch，会锁住原来的状态的阿~

tim 发表于 2010-6-27 08:26:35

原帖由 xiaodan13 于 2006-10-17 10:21 发表<br>
各位高手，我编了一个状态机模块，在主程序里调用，时序仿真都没问题，为什么写到硬件里后，没有输出？只是状态机那部分的输出没有，其他和仿真结果一样。 是不是被优化综合掉了呀，hoho

Sunlife 发表于 2015-6-25 11:09:55

btw<br>
你的状态机全了吗<br>
有没有default啊什么的从其他不需要状态转到可控的语句啊
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查看完整版本: fpga FLASH控制器的状态机