interig 发表于 2010-6-26 02:06:22

VHDL实现移相问题。。请问怎么用40MHZ的时钟实现10ns左右的移相

本帖最后由 fpgaw 于 2010-7-18 09:54 编辑

请问怎么用40MHZ的时钟实现10ns左右的移相。。。麻烦高手指点。。

ngtim 发表于 2010-6-26 02:32:47

40M的时钟对应的每两个时钟脉冲中间的时间间隔是25ns,要做10ns的移相我觉得在实际电路中是不现实的。<br>
但是如果是仿真倒是可以试试after语句。

longt 发表于 2010-6-26 03:13:04

12.5ns 能实现吗？

encounter 发表于 2010-6-26 03:41:15

你这是延迟 半个clock, 可以实现

VVIC 发表于 2010-6-26 04:33:12

12.5ns的可以实现（前提是40MHZ的信号占空比是50%）！<br>
把40MHZ信号的下降沿做为移相后信号的上升沿就可以了！

UFO 发表于 2010-6-26 05:53:15

谢谢。。。。麻烦最好写点程序。。我搞不太懂。。。

longt 发表于 2010-6-26 06:56:37

就是在52us内要做528个脉冲。。这个也不好办啊。。。。比100ns要小点才行。。。就是4分频分出来还不行。。才520个脉冲。。。这个怎么办啊，，，高手来指教下！

CTT 发表于 2010-6-26 07:41:57

高手指点下

interi 发表于 2010-6-26 09:37:06

没别的，。高手帮忙。。

CTT 发表于 2010-6-26 10:26:16

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