UFO 发表于 2010-6-26 00:48:20

cpld设计，现在外部时钟是24M，有个输出信号想要延时10ns后输出，请教怎样实现？

cpld设计，现在外部时钟是24M，有个输出信号想要延时10ns后输出，请教怎样实现？

interige 发表于 2010-6-26 01:50:17

系统频率多少？42ns?10ns的延时在这样的系统下似乎没什么作用吧。

UFP 发表于 2010-6-26 02:04:14

因为写ram的时序问题，想要一点延时。<br>
怎样能实现呢？

VVC 发表于 2010-6-26 02:21:51

精度要求不高就用BUFFER

tim 发表于 2010-6-26 03:51:55

b&lt;=a;<br>
c&lt;=b;<br>
<br>
是这样么？

longtime 发表于 2010-6-26 04:44:38

好象不可以呀

CCIE 发表于 2010-6-26 05:44:41

不是有一个 after 10 ns 可以表示延时10 ns吗？<br>
不过我也不知道具体该怎么用，那是时间类型，没用过。

CHA 发表于 2010-6-26 07:30:12

我也很想了解这个问题~ 开始学习VHDL有一段时间了，还是有些迷糊？那位达人有何高招可以指点迷津~

VVIC 发表于 2010-6-26 08:11:18

写#是不可综合的，插入buffer、lcell可移植性不高，如果对延迟要求不精确到可以试试<br>
最好的办法是用时钟打一拍 如果要求很精确的话就得先做个计数器了<br>
感觉你那个10ns也是随口说的，自己算算怎样用时钟锁一下比较合适

AAT 发表于 2010-6-26 09:34:04

&ldquo;如果对延迟要求不精确到可以试试".........ding
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