fpga论坛|fpga设计论坛's Archiver
论坛
›
FPGA技术交流
› CPLD能不能不接时钟工作
Sunlife
发表于 2015-6-24 10:44:23
我也有这个困惑 ,我现在设计的系统包括DSP(TMS320VC5402)和CPLD(EPM3128A),其中DSP采用的20M 的晶振,CPLD 的时钟应该怎么设置啊?<br>
需要另外一块晶振,还是可以从DSP 获得啊 ?<br>
如果两种都可以的话,哪种方法比较好呢?<br>
谢谢高手指点。
页:
1
[2]
查看完整版本:
CPLD能不能不接时钟工作