如何实现两个不同信号的沿的触发
本帖最后由 fpgaw 于 2010-7-6 06:31 编辑意思是实现一个功能如下当busy（异步）的下降沿到来的时候，输出两个周期的脉冲，这个输出脉冲的周期是输入脉冲的两倍，个人感觉比较麻烦，没有思路，麻烦给点儿提示 这是不同clock间同步的问题，<br>
不需要用“两个不同信号的沿的触发” 用几个寄存器延迟一下看行不行 1,状态机自然是最方便的方法解决这个问题,可设如下状态机:用BUSY信号判断,当Busy分别为:1-->1;1-->0;0-->0(此处为下降沿后的第一个时钟周期),0-->0;0-->1时,得出所需周期信号clkout分别为:0,1,1,0,0,<br>
2,可以用设标志位来实现,如在下降沿到来后令flag==1,延迟两个周期后flag==0,当flag==1的时候,输出时钟clkout为:1,其余为零,配合计数器实现,应该很简单<br>
<br>
[ 本帖最后由 tingwhere 于 2007-1-31 17:22 编辑 ] 必须使用高速时钟采样busy,检查到busy下降边沿后输出一高电平,再将此输出寄存器延长一周期即可<br>
简便实用 ,状态机自然是最方便的方法解决这个问题,可设如下状态机:用BUSY信号判断,当Busy分别为:1-->1;1-->0;0-->0(此处为下降沿后的第一个时钟周期),0-->0;0-->1时,得出所需周期信号clkout分别为:0,1,1,0,0,<br>
2,可以用设标志位来实现,如在下降沿到来后令flag==1,延迟两个周期后flag==0,当flag==1的时候,输出时钟clkout为:1,其余为零,配合计数器实现,应该很简单<br>
<br>
页:
[1]
