CHANG 发表于 2010-6-26 09:32:43

谢谢大家的回复 ，我改了试试

longt 发表于 2010-6-26 10:00:34

module divide (clk,clk_2MHz,clk_8MHz,);<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;input&nbsp;&nbsp;clk;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;output&nbsp;&nbsp;clk_2MHz;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;output&nbsp;&nbsp;clk_8MHz;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;reg count;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;//reg&nbsp;&nbsp;clk_2MHz;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;//reg&nbsp;&nbsp;clk_2MHz;<br>
always @(posedge clk)<br>
begin<br>
&nbsp;&nbsp;if (count=='b1111)<br>
&nbsp; &nbsp; count&lt;=0;<br>
else<br>
count &lt;=count+1;<br>
end<br>
assign clk_2MHz=count;<br>
assign clk_8MHz=count;<br>
endmodule <br>
<br>
这样可以了

CHANG 发表于 2010-6-26 10:23:18

这样我已经试过了，提示说左边非法

CHANG 发表于 2010-6-26 11:00:03

你有没有把<br>
reg&nbsp;&nbsp;clk_2MHz;<br>
reg&nbsp;&nbsp;clk_2MHz：<br>
这两行注释掉啊

usb 发表于 2010-6-26 12:37:06

我把它去掉了

encounter 发表于 2010-6-26 13:26:52

感谢大家的热心回复，已经成功了！哈哈哈，谢谢！！！

encounter 发表于 2010-6-26 14:18:21

呵呵，不知道这个程序要讲什么<br>
clk_2MHz应该为线网类型，用持续赋值语句吧。。。
        http://bbs.vibesic.com/images/smilies/default/tongue.gif

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Sunlife 发表于 2015-6-25 09:55:27


是的，那么就是说我必须在定义里加一句reg clk_2MHz;
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