Verilog HDL一个小程序

CHANG · 发表于 2010-6-26 09:32:43

谢谢大家的回复，我改了试试

longt · 发表于 2010-6-26 10:00:34

module divide (clk,clk_2MHz,clk_8MHz,); 
         input  clk; 
         output  clk_2MHz; 
         output  clk_8MHz; 
         reg[3:0] count; 
        //reg  clk_2MHz; 
        //reg  clk_2MHz; 
always @(posedge clk) 
begin 
  if (count=='b1111) 
    count<=0; 
else 
count <=count+1; 
end 
assign clk_2MHz=count[2]; 
assign clk_8MHz=count[0]; 
endmodule 
 
这样可以了