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HANG 发表于 2010-6-27 22:14:52

这个modelsim仿真结果a是什么？

本帖最后由 fpgaw 于 2010-7-18 12:12 编辑

module test();

reg a;
reg clock;

initial
begin
a=0;

end
initial
   begin
   clock = 0;
   forever #(6.66) clock = ~clock; //SYSCLOCK 75MHz
   end


always@( posedge clock)
begin
a<=1;
a<=0;

end
endmodule

仿真结果a是0还是1，如果改成这样呢
always@( posedge clock)
begin
a<=0;
a<=1;

end


a的结果是什么，这个变化是和软件有关系吗？如果在新片中a应该是X吧

interig 发表于 2010-6-28 00:09:44

怎么没人回啊？

Sunlife 发表于 2015-7-4 10:00:05

always@( posedge clock)
begin
a<=0;
a<=1;

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