这个modelsim仿真结果a是什么？

module test();
  
reg a;
reg clock;

initial
begin
  a=0;
  
end
initial
   begin
   clock = 0;
   forever #(6.66) clock = ~clock; //SYSCLOCK 75MHz
   end


always@( posedge clock)
begin
  a<=1;
  a<=0;
  
end
endmodule

仿真结果a是0还是1，如果改成这样呢
always@( posedge clock)
begin
  a<=0;
  a<=1;
  
end


a的结果是什么，这个变化是和软件有关系吗？如果在新片中a应该是X吧

怎么没人回啊？

always@( posedge clock)
begin
  a<=0;
  a<=1;